利用FPGA平台解决接口的总线速度瓶颈

2011-05-27 22:08:52来源: Control Engineering China

  目前,嵌入式系统已经广泛应用于通信、消费类电子产品等许多领域。然而,在许多应用中,处理器的接口总线速度成为制约系统性能的瓶颈。本文将以嵌入式实时视频数据存储系统为例,说明如何利用FPGA作为嵌入式处理器的数据协处理器,利用CPLD进行主处理器与协处理器之间数据通信的方案来解决处理器接口总线速度对系统性能的影响。该方案对解决类似的问题具有一定的参考作用。

  1 系统组成

  如图l所示,系统主要由4部分组成:嵌入式处理器、CPLD、FPGA及视频图像压缩输入部分。

系统原理及框图

  (1)嵌入式处理器

  采用Sigma Design生产的双核结构的数字图像处理芯片EM8560。它内嵌ARM7 TDMI内核和一个MEPG RJSC解码引擎,支持许多音/视频解码标准,如VCD、DVD-Video、AC-3.AAC以及MP3;支持AVI.IS0 MPEG-4、DivX格式以及静态JPEG图像;内置8KB指令Cache和8KB数据Cache及8KB SRAM,片外最大支持32位16 M B SDRAM系统内存和最大16 32位8MB F1ash;I/O接口部分支持标准IDE (A

TA/ATAPI-4/Ultra DMA)接口,支持16位地址/数据LocalBus总线。该总线采用异步方式进行数据传输,因此数据传输速率低,可靠传输1KB数据一般需用时100 us左右。

  (2)FPGA与CPLD

  采用Lattice的CPLD和A1tera的Cyclone FPGA,要求CPLD的引脚到引脚延时尽量小,来满足两片SDRAM数据切换的要求。

  (3)视频图像压缩输入部分

  视频A/D及编码部分采用Philips公司的SAA7114芯片,将输入模拟信号转换为ITU 656格式数字图像数据。MPEG.4编码压缩部分采用Intime公司的IME6400编码芯片,将数字图像数据压缩为MPEG-4的图像数据输出。其中IME6400输出接口有1KB的压缩数据输出缓冲区。该缓冲区数据最大保持时间为400 u s,即若在400 u s内不取完缓冲区数据,后来的压缩编码数据就会冲掉前面压缩的数据,造成视频数据的丢失。

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关键字:FPGA  嵌入式  总线速度  CPLD

编辑:小甘 引用地址:http://www.eeworld.com.cn/FPGA/2011/0527/article_2162.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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