平台ASIC架构突破传统ASIC设计局限性

2010-12-28 21:08:15来源: 互联网

  采用先进半导体工艺,结构化ASIC平台可以提供更多经预定义、预验证和预扩散的金属层,并支持各种存储器接口,能简化接口设计和时序问题。本文详细介绍了结构化ASIC平台的这些特点和性能。

  最新的ASIC设计架构能够大大地降低产品开发成本、缩短上市时间,并且可以实现比FPGA更强的性能。一些供应商将这种ASIC设计架构称之为“平台ASIC”或“结构化ASIC”,这种ASIC架构非常适用于网络、存储、通信以及数字电视之类的新兴消费电子设计。平台ASIC的开发周期从18个月减少到6至10周,并最大程度地利用设计复用,因此这种设计方法更能适应快速变化的用户需求。

  平台ASIC架构

  结构化ASIC平台之所以能够有效节省成本和时间,原因在于该平台能够提供经预定义、预验证和预扩散(pre-diffused)的层,用户可以在这些层上利用可用的金属层来增加他们特有的逻辑,从而实现设计差异化。这种结构化ASIC平台如富士通的AccelArray设计环境。一些早期的平台ASIC设计中较为典型的配置是采用2个“可定制”金属层。在采用0.11微米和90纳米等先进工艺技术后可用的金属层就更多了,可以用更多金属层来改善特定平台的布线拥塞和资源利率。富士通的Accelarray技术可以提供4到5层0.11微米工艺技术的金属层定制,因此缩短上市时间的优势明显。

  一个典型的0.11微米ASIC设计成本现在已经攀升到一百万美元,甚至更多,而平台ASIC的非经常性工程成本(NRE)要比它少60%到70%,这是因为需要定制的不再是整个掩模,而只是金属层。由于平台ASIC可以采用业界最先进的工艺技术来制造,因此能提供比FPGA更高的密度和速度,并具有向标准单元设计移植的途径。

  平台ASIC的另外一个重要优势是无风险,且后端设计任务时间短。通过将后端物理设计时间缩短为4到8周,OEM工程组不再需要为工程原型等上好几个月,然后才能开始验证和评估过程。这也有助于OEM厂商最佳地管理他们的工程资源。

  采用最好的平台ASIC架构能够消除那些最繁杂和最花时间的设计任务,如存储器插入、测试开发和插入,以及电源网格设计与分析。通过采用能减少或消除串扰的专门技术,平台ASIC能够解决棘手的信号完整性问题,并确保设计没有IR压降带来的风险。此外,通过建立预结构化(pre-structured)的时钟树,并建立包含逻辑扫描、JTAG和RAM BIST在内的所有与测试相关的组件和连接,可以极大地缩短并简化物理设计。为了消除测试插入,可以利用基于单元技术的预扩散触发器,这样可以使很多设计的整体功耗降低50%以上。

  为了将设计周期从一般ASIC所需的18到24个月缩短到2到3个月,这些架构必须简化时序收敛设计,因为一个1,000万门设计的时序收敛问题可能需要30天,甚至更长的时间来解决。为了尽可能缩短时间,平台架构采用了预定义的时钟树和预扩散的DDR接口宏(macro)。其结果是降低了时序收敛阶段的风险,直接缩短了设计周期。

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关键字:ASIC

编辑:小甘 引用地址:http://www.eeworld.com.cn/FPGA/2010/1228/article_1511.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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