基于数据选择器和D触发器的多输入时序电路设计

2010-12-19 17:17:50来源: AET

  在SSI时序逻辑电路设计中,遵循的设计准则是:在保证所设计的时序逻辑电路具有正确功能的前提下,触发器的激励函数应最小化,从而简化电路结构。用卡诺图法或公式法化简触发器的激励函数,在多输入变量时相当繁琐甚至难以进行。因此,需要寻求多输入时序逻辑电路简捷设计方法。本文给出多输入变量时序逻辑网络的一种新型结构:将D触发器和数据选择器进行组合,构成既有存储功能又有数据选择功能的多输入时序网络,并给出设计过程中不需要进行函数化简的设计技术。

  1 基本原理

  1.1 基本多输入时序网络

  1.1.1 多输入时序网络的基本形式

  用1个D触发器和1个2选1数据选择器构成多输入时序网络的基本电路,如图1所示。

多输入时序网络的基本形式

  图1中,触发器的现态输出Qn作为数据选择器的A选择输入变量,数据选择器的Y输出作为触发器的D输入信号,数据选择器的输入端D0,D1作为所构成时序网络的外部信号输入端。

  1.1.2 多输入时序网络基本电路的状态方程

  由D触发器的特性方程Qn+1=D、数据选择器的输出逻辑表达式的公式关系,得多输入时序网络基本电路的状态方程:

公式

  写成矩阵形式为:

公式

[1] [2] [3] [4]

关键字:数据选择器  D触发器  时序电路

编辑:小甘 引用地址:http://www.eeworld.com.cn/FPGA/2010/1219/article_1498.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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