并行NOR Flash在SOPC开发中的应用设计

2010-07-28 22:02:23来源: 维库

  引言

  随着FPGA技术的发展,出现了一种新概念的嵌入式系统,即SOPC(System On Programmable Chip)。SOPC技术融合了SoC和FPGA的优点,将处理器、片上总线、片上存储器、内部外设、I/O接口以及自定义逻辑集成在同一片FPGA中,而且软硬件可裁剪、可升级、可修改,具有软硬件在系统编程能力,在保证高性能的同时具有非常高的灵活性。由于大部分功能部件在FPGA内实现,外部只需要很少的器件,如大容量的RAM、Flash、DAC、ADC等。在系统需要脱离计算机独立运行时(绝大部分情况如此),非易失的存储器件Flash是必不可少的。Flash可以用来存储配置比特流、代码、数据或参数等重要信息。本文以Intel StrataFlash 3V Memory系列的JS28F128J3D75并行NOR Flash(简称“J3D”)和Xilinx FPGA Spartan3E系列的XC3S1600E(简称“1600E”)为背景,在结合项目开发经验和参阅相关文献的基础上,介绍了并行NOR Flash在SOPC开发中的4种不同应用。

  1  存储FPGA配置比特流

  1600E工作在BPI(Bytewide Peripheral Interface)配置模式时,通过专门的引脚与J3D连接,这些引脚在配置完成后可以作为用户I/O使用。连接时,大部分引脚参考1600E的数据手册直接连接即可,但有些引脚需要特别注意。J3D有×8(数据总线宽度为8位)和×16(数据总线宽度为16位)两种工作模式。配置时应工作在×8模式,配置完成后,根据需要可以设置为×8或×16模式。图1为1600E与J3D引脚连接示意图。

  若配置后需要切换至×16模式,则需综合考虑1600E的HSWAP脚。HSWAP接高电平时,1600E所有用户I/O的内部上拉电阻禁用,HDC通过4.7 kΩ电阻接高电平,LDC2通过4.7 kΩ电阻接地,LDC1和LDC0通过4.7 kΩ电阻接高电平,同时这3个信号应分别连到J3D的BYTE#、OE#、CE0脚。这样上电后的瞬间,J3D工作在×8模式,且因CE0脚被拉高而处于非选中状态,不会导致对J3D的误操作;然后在1600E的控制下进入配置状态,配置结束可通过控制LDC2输出高电平而将J3D切换为×16模式。HSWAP接低电平时,1600E所有用户I/O的内部上拉电阻使能,LDC1、LDC0和HDC无需外接上拉电阻;而LDC2应接340 Ω的下拉电阻,以使上电后J3D工作在×8模式,从而顺利进入配置状态,配置结束后可将J3D切换为×16模式。

  图1  1600E与J3D引脚连接示意图

  若配置后工作在×8模式,则J3D的BYTE#脚接低电平,1600E的LDC2悬空。当HSWAP接高电平时,LCD1和LCD0分别连至OE#、CE0脚,同时应通过4.7 kΩ电阻上拉;HSWAP接低电平时,LCD1和LCD0不用上拉。

  配置比特流文件首先通过iMPCT转换成MCS文件,再通过PicoBlaze NOR Flash Programmer(http://www.xilinx.com/products/boards/s3estarter/files/s3esk_picoblaze_nor_flash_programmer.zip)下载到J3D中。

  J3D可以同时配置多块FPGA,也可对同一块FPGA进行多比特流配置。例如先配置一个诊断测试比特流,测试成功后,再重新配置应用比特流。

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关键字:FPGA  SOPC  NOR  Flash  嵌入式

编辑:小甘 引用地址:http://www.eeworld.com.cn/FPGA/2010/0728/article_1259.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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