降低FPGA设计的功耗是一种协调和平衡艺术

2010-06-29 21:01:19来源: Altera公司

  FPGA的功耗高度依赖于用户的设计,没有哪种单一的方法能够实现这种功耗的降低,如同其它多数事物一样,降低功耗的设计就是一种协调和平衡艺术,在进行低功耗器件的设计时,人们必须仔细权衡性能、易用性、成本、密度以及功率等诸多指标。

  目前许多终端市场对可编程逻辑器件设计的低功耗要求越来越苛刻。工程师们在设计如路由器、交换机、基站及存储服务器等通信产品时,需要密度更大、性能更好的FPGA,但满足功耗要求已成为非常紧迫的任务。而在消费电子领域,OEM希望采用FPGA的设计能够实现与ASIC相匹敌的低功耗。

  尽管基于90nm工艺的FPGA的功耗已低于先前的130nm产品,但它仍然是整个系统功耗的主要载体。此外,如今的终端产品设计大多要求在紧凑的空间内完成,没有更多的空间留给气流和大的散热器,因此热管理、功率管理继续成为FPGA设计的一个重要课题。

  采用FPGA进行低功耗设计并不是一件容易的事,尽管有许多方法可以降低功耗。FPGA的类型、IP核、系统设计、软件算法、功耗分析工具及个人设计方法都会对产品功耗产生影响。值得注意的是,如果使用不当,有些方法反而会增加功耗,因此必须根据实际情况选择适当的设计方法。

  FPGA设计的总功耗包括静态功耗和动态功耗两个部分。其中,静态功耗是指逻辑门没有开关活动时的功率消耗,主要由泄漏电流造成的,随温度和工艺的不同而不同。静态功耗主要取决于所选的FPGA产品。

  动态功耗是指逻辑门开关活动时的功率消耗,在这段时间内,电路的输入输出电容完成充电和放电,形成瞬间的轨到地的直通通路。与静态功耗相比,通常有许多方法可降低动态功耗。

  系统结构、IP和I/O

  采用正确的结构对于设计是非常重要的,最新的FPGA是90nm的1.2 V器件,与先前产品相比可降低静态和动态功耗,且FPGA制造商采用不同的设计技术进一步降低了功耗,平衡了成本和性能。这些90nm器件都改变了门和扩散长度,优化了所需晶体管的开关速率,采用低K值电介质工艺,不仅提高了性能还降低了寄生电容。结构的改变,如增强的逻辑单元内部互连,可实现更强大的功能,而无需更多的功耗。Stratix II更大的改变是采用了六输入查找表(LUT)架构,能够通过更有效的资源利用,实现更快速、低功耗的设计。

  除常规的可重配置逻辑外,FPGA正不断集成更多的专用电路。最先进的PLD就集成了专门的乘法器、DSP模块、可变容量RAM模块以及闪存等,这些专用电路为FPGA提供了更加高效的功能。总体上看,采用这些模块节约了常规逻辑资源并增加了系统执行的速度,同时可以减少系统功耗。因此更高的逻辑效率也意味着能够实现更小的器件设计,并进一步降低静态功耗和系统成本。

  不同供应商所提供的IP内核对于低功耗所起的作用各有侧重。选择正确的内核对高效设计至关重要,有的产品将注意力集中在空间、性能和功耗的平衡上。某些供应商提供的IP内核具有多种配置(如Altera的Nios II嵌入式处理器内核采用快速、标准和经济等三种版本),用户可根据自己的设计进行选择。例如,如果一个处理器在同一个存储分区中进行多个不同调用,则采用带板载缓存的Nios II/f就比从片外存储器访问数据的解决方案节约更多功耗。

  如果用户能够从多种I/O标准中进行选择,则低压和无端接(non-terminated)标准通常利于降低功耗,任何电压的降低都会对功耗产生平方的效果。静态功耗对于接口标准特别重要,当I/O缓冲器驱动一个高电平信号时,该I/O为外部端接电阻提供电压源;而当其驱动低电平信号时,芯片所消耗的功率则来自外部电压。差分I/O标准(如典型值为350 mV的低开关电压LVDS)可提供更低的功耗、更佳的噪声边缘、更小的电磁干扰以及更佳的整体性能。

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关键字:FPGA  功耗  设计

编辑:小甘 引用地址:http://www.eeworld.com.cn/FPGA/2010/0629/article_1214.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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