用EDA设计全数字三相昌闸管触发器IP软核

2010-06-28 21:33:43来源: 电子科技大学 关键字:IP核  晶闸管  EDA  VHDL

  IP(Intellectual Propcrty)就是常说的知识产权。美国Dataquest咨询公司将半导体产业的IP定义为用于ASIC、ASSP和PLD等当中,并且是预先设计好的电路模块。IP核模块有行为(Behavior)、结构(Structure)和物理(Physical)_三级不同程度的设计。根据描述功能行为的不同,IP核分为三类。即软核(Soft IP Corc)、完成结构描述的固核(Firm IP Core)和基于物理描述并经过工艺验证的硬核(Hard IP Core)。IP软核通常是用HDL文奉形式提交给用户,它经过RTL级设计优化和功能验证,但其中不含有任何具体的物理信息。据此,用户可以综合出正确的门电路级设计网表,并可以进行后续的结构设计,具有很大的灵活性;借助于EDA综合工具可以很容易地与其他外部逻辑电路合成一体,根据各种不同半导体工艺,设计成具有不同性能的器件。本文利用先进的EDA软件,用VHDL硬件描述语言采用自顶向下的模块化设计方法,完成了具有相序自适应功能的双脉冲数字移相触发器的IP软核设计。

  1 三相全控桥整流电路

  如图1所示,三相全控桥整流电路由6只晶闸管组成。共阴极组侧和共阳级组侧的各3只晶闸管相互换流,在电源的一个周期内获得6次换流的脉动波形。三相全控桥整流电路在任何时刻必须保证有两个不同组别的晶闸管同时导通才能构成回路。换流只在本组内进行,每隔120°换流一次。由于共阴级组与共阳级组的换流点相隔60°,所以每隔60°有一个元件换流。同组内各晶闸管的触发脉冲相位差为120°,接在同一相的两个元件的触发脉冲相位差为180°,而相邻两脉冲的相位差是60°。

三相全控桥整流电路

  2 IP软核设计

  2.1 触发脉冲输出设计思路

  本设计的触发脉冲移相是以三相的自然换相点为基准的,三相电源U、V、W输入经过两两相减并整流以后得到周期为20 ms、相位差为120°的三路方波A、B、C(如图2所示),作为顶层模块的同步输入。分析触发脉冲可以发现,不管移相触发角为多少,以A相的过零点作为同步点,则从同步点开始的一个周期360°内,必然产生6次输出脉冲。本设计采用双窄脉冲,每次有两路输出。6个晶闸管的触发分别由A、B、C的正、负电平周期内进行延时。例如:A的正电平周期内,以A的上升沿为起始点,经过由移相角决定的延时后,发出VTl的触发脉冲;在双窄脉冲应用中,同时发出VT6的触发脉冲。触发脉冲时序图如图3昕示。

触发脉冲输出设计思路

  可以实现从自然换相点开始0°~180°的延时,设计思路简单直观,而通常设计则须区分不同的移相范围。在外部输入6MHz的时钟时,可以实现精度为O.003°的移相,同时还可实现相序自适应。

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关键字:IP核  晶闸管  EDA  VHDL

编辑:小甘 引用地址:http://www.eeworld.com.cn/FPGA/2010/0628/article_1210.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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