基于CPCI体系的高性能监测测向处理平台研究

2010-06-21 20:32:02来源: 康 凯,朱然刚,胡 磊

  摘  要: 提出一种新的高速并行采样技术架构以及基于可编程芯片技术和支持灵活配置的并行处理嵌入式硬件架构。该平台集多通道高速采集、大容量数据存储、高性能DSP与大规模FPGA紧耦合实时处理等功能于一体,在综合集成与应用方面具有创新性,能够保障对多模式、多速率、多频段信号分析在信号层上频域的宽阔全覆盖和时域的连续性,同时又因其硬件上提供了丰富的资源裕量,因而可以满足信息层上对多种标准和协议分析的需求及应对其未来的演进。

  为了克服传统监测测向处理系统通用性和扩展性差的缺点[1],本文依托软件无线电技术[2],对一体化设计所需的高速实时数据采集以及高速实时分析处理所需的终端处理硬件结构进行了深入阐述。该系统能够满足目前新体制和复杂信号环境下的监测测向设备各项指标要求,在有效节约资源和成本的同时,拥有较高水平的多系统集成效能。在研究过程中,本文综合考虑目前数字处理终端与不同类型CPU(主机)的接口与结构关系的优缺点,最终选择了基于Compact PCI体系的高性能监测测向处理平台设计方案。

  1 系统结构

  本文所述的平台结构具有灵活性和开放性的特点,其主要工作原理为:大规模FPGA用于接收多通道高速采样数据流,完成必要的预处理;主控FPGA依据每路信号的处理要求仲裁各路FPGA/DSP的片选信号,同步启动进行实时处理;多片实时处理DSP和主控FPGA紧耦合构成并行处理系统的核心;最后通过局部总线接口送入中央处理CPU作进一步分析处理,完成信息的综合存储管理等[3]。系统结构框图如图1所示。

多片实时处理DSP和主控FPGA紧耦合构成并行处理系统的核心

  2 具体方案

  2.1 高速数据采集

  高速数据采集是高性能监测测向处理平台研究[4]的首要问题。其设计与实现,一方面由需求引导,另一方面也要求对系统各个环节有整体的把握。合理设计模拟信号调理电路、高稳时钟产生电路、高速数据流传输路径、合理的时序及控制逻辑,并充分考虑信号完整性和电磁兼容等问题,是设计一个高性能数据采集模块的基本保障。

  对于本文所关注的高速数据采集而言,若直接采用满足采样率设计要求的单片ADC芯片实现,会带来动态范围不够、缺乏灵活性和成本较高、风险较大等问题。而如果选择采用多片采样率较低的芯片用交替采样的方法来实现高速采样的方案,则电路较复杂,而且多片ADC之间延时的不一致和增益的不匹配会使采样后的信号难以无失真的复合。鉴于此,本文所述的高速数据采集设计思路是:模块化设计具有适当采样率的A/D板,基于频带分割和精确同步触发的宽带、大动态数据采集方案。本技术架构在硬件设计上具有模块化、可扩展的特色,在性能上具有等效采样率高及采样带宽不受ADC及调理电路限制的优点。采集模块工作原理如图2所示。

[1] [2] [3]

关键字:CPCI  DSP  FPGA  Cyclone

编辑:小甘 引用地址:http://www.eeworld.com.cn/FPGA/2010/0621/article_1192.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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