AEMB软核处理器的SoC系统验证平台的构建

2010-05-25 18:58:42来源: Chinaaet

  SoC芯片的规模一般远大于普通的ASIC,同时深亚微米工艺带来的设计困难等使得SoC设计的复杂度大大提高。仿真与验证是SoC设计流程中最复杂、最耗时的环节,约占整个芯片开发周期的50%~80%,采用先进的设计与仿真验证方法成为SoC设计成功的关键。一个简单可行的SoC验证平台,可以加快SoC系统的开发与验证过程。FPGA器件的主要开发供应商都针对自己的产品推出了SoC系统的开发验证平台,如基于Nios II微处理器的SOPC系统与基于MicroBlaze微处理器的SOPC系统等。它们功能强大,而且配有相应的开发环境与系统集成的IP核。但每个器件厂商的SOPC系统只适用于自己开发的器件,同时需要支付相应的使用费用且没有源代码,所以在学习以及普通设计开发验证中使用起来会有诸多的不便。

  本文采用OpenCores组织所发布的32位微处理器AEMB作为SoC系统的控制中心,通过Wishbone总线互联规范将OpenCores组织发布维护的相关IP核集成在目标SoC系统上,构成了最终的SoC验证平台。

  1  AEMB及Wishbone总线介绍

  AEMB是一款高效的开源微处理器软核,在指令上与Xilinx公司针对其器件开发的Microblaze微处理器兼容,而且在结构上还有所增强。它主要有以下特点:

  ①软核设计得非常小,相对于其他的一些微处理器软核,在物理实现上占用较少的硬件逻辑资源;

  ②支持硬件上的多线程,可以有效地执行操作系统相关的代码;

  ③AEMB是在LGPL3下开发的,所以它完全可以作为一个部分嵌入到一个大的设计中,同时非常适合一些科研院所以及高校或者个人用来学习;

  ④支持Wishbone总线规范,可以非常容易地集成其他的一些支持Wishbone总线规范的开源IP核;

  ⑤完全通过一些参数来定义系统的可配置功能,如系统的地址空间和一些其他可选的功能单元;

  ⑥在指令上99%与EDK6.2兼容,可以方便地使用已经非常成熟的开发工具链。

  Wishbone总线规范是一种片上系统IP核互连体系结构。它定义了一种IP核之间公共的逻辑接口,减轻了系统组件集成的难度,提高了系统组件的可重用性、可靠性和可移植性,加快了产品市场化的速度。Wishbone总线规范可用于软核、固核和硬核,对开发工具和目标硬件没有特殊要求,并且几乎兼容目前存在的所有综合工具,可以用多种硬件描述语言来实现。Wishbone总线提供了4种不同的IP核互连方式:

  ◆点到点(point-to-point),用于两IP核直接互连;

  ◆数据流(data flow),用于多个串行IP核之间的数据并发传输;

  ◆共享总线(shared bus),多个IP核共享一条总线;

  ◆交叉开关(crossbar switch),同时连接多个主从部件,可提高系统吞吐量。

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关键字:FPGA  SoC  系统验证平台  AEMB  软核处理器

编辑:小甘 引用地址:http://www.eeworld.com.cn/FPGA/2010/0525/article_1154.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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