适于底层协议栈开发的数据采集与仿真系统

2010-05-08 10:39:31来源: 黄建尧, 刘开华, 李 琨

  随着软件无线电思想与技术的发展,现代数字通信系统中,越来越多地使用DSP等数字信号处理器结合高速AD、DA转换器进行OSI 7层通信体系模型中物理层(信号的调制、解调)和数据链路层(信道编、解码)部分的数据处理工作。近年来,数字信号处理理论发展迅猛,数字信号处理器工作频率及能力不断提高,数字通信系统中越来越多的工作能够通过DSP来完成,因而DSP本身的程序结构也越来越复杂。由于通信信号(尤其是无线通信)本身具有很强的实时性、随机性的特点,造成DSP的输入数据缺乏规律性,一闪即逝,从而导致相应的处理程序出现了问题不易复现,且问题难于追踪、捕捉,这就给DSP的程序设计与调试带来了较大困难。针对这一问题,本文根据一般底层通信协议栈的数据处理方法,设计了一套适合于对底层协议栈进行开发和调试的数据采集与仿真系统,以达到追踪、再现问题并查找程序缺陷的目的。

  1 数据采集系统

  数据采集系统主要完成从正在工作中的通信终端中采集数据的任务。

  1.1 采集点的选择

  整个通信系统中有多个数据采集切入点可选,可以对中频信号直接采样,也可以对基带信号采样,还可以通过模拟系统中的AD数据接收时序,直接接收AD输出数据。但前两种采集点不能确保采集到的信号数据与DSP输入数据完全一致,而模拟AD数据时序的方式则可能影响DSP与AD之间的主从关系,影响DSP协议栈的正常运行,而且各种外部中断的采集也比较困难。因而最为稳妥的方式是DSP通过数据总线输出其接收到的数据。这种方法的缺点是需要占用DSP少量资源,但这与协议栈运行相比,完全可以忽略不计,不计不会影响协议栈本身的运行。

  1.2 硬件连接

  参考文献[1]对各种数据采集系统进行了分析比较,并指出USB总线为数据采集卡与PC机较理想的接口,因此选用CY68013A作为USB接口芯片。采用1片FPGA进行DSP与CY68013A之间数据格式的转换,CY68013A固件程序存放在E2PROM中,通过I2C总线连接,连接方式如图1所示。

  其中,DSP除了输出16位数据总线之外,还引出7位地址线(A0~A6),用以区分不同的数据类型。FPGA须将DSP外部总线输出的数据格式转换为CY68013A外部GPIF可兼容的格式。

  1.3 FPGA程序设计

  CY68013A外部GPIF端口可作为数据输入端口的仅有16位(FD0~FD15),而DSP输出的信息数据一共有23位(16位数据线D0~D15和7位地址线A0~A6),故而需要将多出的7位地址信息嵌入到数据中去。将1个16位数据拆分成2个,每个数据中的低8位(FD0~FD7)用于存储原数据信息(D0~D7或D8~D15),高7位(FD8~FD14)存放地址类型信息(A0~A6),最高位(FD15)用于标识当前数据中FD0~FD7是原数据的D0~D7或是D8~D15,具体格式如图2(b)所示。CY68013A GPIF端口使用内部48 MHz时钟,根据参考文献[2],每个GPIF信号周期为20.83 ns,二者时钟不同步,FPGA为了与高速设备兼容,需要使用更高的时钟源。因此,为了保证GPIF能够采集到RDY信号,FPGA输出的信号至少需要保持1.5个GPIF信号周期。GPIF每次从外部读取数据存入FIFO需要6个状态,故而每个输出数据间隔应大于6个GPIF信号周期。以TI公司C55系列DSP为例,主频时钟144 MHz,与FPGA连接的为EMIFS外部总线,则FPGA转换信号时序如图2所示。其中,图2(a)为DSP EMIFS输出时序, 图2(b)为经FPGA转换后的CY68013A GPIF输入时序及数据格式。

  考虑到DSP输出数据时钟可能较CY68013A GPIF采集时钟快,因而FPGA需要设计内置的FIFO存储器,用于缓存DSP输出的数据。

[1] [2] [3] [4]

关键字:FPGA  底层协议栈  数据采集  仿真

编辑:小甘 引用地址:http://www.eeworld.com.cn/FPGA/2010/0508/article_1126.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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