基于FPGA的高速A/D转换芯片ADC08D1000应用

2010-04-20 21:59:03来源: 国防科学技术大学 关键字:FPGA  A  D转换  ADC08D1000

  0 引 言

  美国国家半导体公司的超高速ADC-ADC08D1000是一款高性能的模/数转换芯片。它具有双通道结构,每个通道的最大采样率可达到1.6 GHz,并能达到8位的分辨率;采用双通道“互插”模式时,采样速率可达2 GSPS;采用128脚LQFP封装,1.9 V单电源供电;具有自校准功能,可通过普通方式或扩展方式对其进行控制;可工作在SDR,DDR等多种模式下。下面对该芯片进行详细介绍。

  1 ADC08D1000的结构和管脚说明

  1.1 ADC08D1000的结构

  ADC08D1000的结构如图1所示,主通道由输入多路模拟开关、采样保持电路、8位ADC和1:2分离器/锁存器组成。它共有两路相同的通道。控制逻辑由普通方式或扩展方式进行配置,对整个芯片进行控制。

  1.2 ADC08D1000的管脚说明

  ADC08D500采用128脚LQFP封装,管脚图见图2。

  其关键管脚说明如下:

  (1)OUTV/SCLK:输出电压幅度/串行接口时钟。高电平时,DCLK和数据信号为普通差分幅度;接地时,差分幅度会降低,从而减少功耗。当扩展控制模式开启时,此脚为串行时钟脚。

  (2)OUTEDGE/DDR/SDATA:DCLK时钟沿选择/DDR功能选择/串行数据输入。当此脚连接到1/2 VA或者悬空时,进入DDR模式。扩展控制模式时,这个脚作为SDATA输入。

  (3)DCLK_RST:DCLK的复位。一个正脉冲可以复位和同步多片ADC中的DCLK输出。

  (4)PD/PDQ:低功耗模式管脚。逻辑高电平加在此脚会使芯片进入休眠状态,当逻辑高电平加在PDQ上只会使Q通道ADC进入休眠状态。

  (5)CAL:校准过程初始化引脚。

  (6)FSR/ECE:全量程选择以及扩展控制模式选择,在非扩展控制模式,逻辑低电平会把全量程差分输入范围(峰峰值)设置为650 mV;逻辑高电平会把全量程差分输入范围(峰峰值)设置为870 mV。当此脚连接到1/2VA或者悬空时,进入扩展控制模式。

  (7)CLK+/CLK-:ADC的LVDS时钟输入。这个差分时钟信号必须是交流耦合的。输入信号将在CLK+的下降沿被采样。

  (8)VINI+/VINI-/VINQ+/VINQ-:ADC的模拟输入脚。

  (9)CalRun:校准运行指示。高电平有效。

  (10)DI/DQ/DId/DQd:I通道和Q通道的LVDS数据输出。

  (11)OR+/OR-:输入溢出指示。

  (12)DCLK+/DCLK-:差分时钟输出,用于将输出数据锁存。延迟和非延迟输出数据与此信号同步。当工作在SDR模式时,这个信号的速率为1/2输入时钟速率;当工作在DDR模式时,这个信号为1/4输入时钟速率。

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关键字:FPGA  A  D转换  ADC08D1000

编辑:小甘 引用地址:http://www.eeworld.com.cn/FPGA/2010/0420/article_1093.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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