基于Verilog计算精度可调的整数除法器的设计

2010-03-18 12:11:42来源: 电子技术应用 关键字:Verilog  FPGA  除法器

  除法器电子技术领域的基础模块,在电子电路设计中得到广泛应用。目前,实现除法器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价,从而有实现速度快的特点。用硬件的方法来实现除法器的研究很多,如利用微处理器实现快速乘除法运算,FPGA实现二进制除法运算,模拟除法器等;而通过软件实现的除法器算法,可以大大提高器件的工作频率和设计的灵活性,可以从总体上提高设计性能,而设计高效实用的算法是除法器的关键,故除法器的算法研究成为现今热点。
  
  目前,软件方面主要是通过减法算法来实现除法运算,把被除数作为被减数,除数作为减数,作减法,直到被减数小于减数为止,记录能够相减的次数即得到商的整数部分。将所得的余数乘以10作为被减数,除数作为减数,作减法,差重新置入被减数,反复相减,直到被减数小于减数为止,记录能够相减的次数即得到商的十分位数值。依此继续下去,可得到商的百分位数值,千分位数值,……,要精确到哪一位,就依次做到哪一位。此方法的缺点是速度慢,而且最后一位的精度不高,为了克服以上的缺点,这里设计一种算法在软件上改进了除法器运算的准确性和处理速度。
  
  1 设计方法
  
  对于任意给定的两个整数fenzi和fenmu,设fenzi为被除数,fenmu为除数。为了得到两个数相除的十进制结果,本设计主要通过下面的算法来实现,假如要保留小数点后面的n位有效数字,首先把fenzi乘以10的n次方,赋值给寄存器变量dataO;接着把fenmu分别乘以10的(n+m),(n+m一1),(n+m一2),…,1,O次方分别赋值给(n+m+1)个不同的变量data(n+m+1),data(n+m),…,datal,其中m是fenzi和fenmu的位数之差(当fenzi的位数多于fenmu时,m为正,否则为负);先求出商的最高位的值,如果dataO大于data(n+m+1),则计数器自动加1,再把dataO和data(n+m+1)的差值赋给data0,再相减直到data0的值小于data(n+m+1),此时计数器的计数值就是最高位的值;依此用同样的方法继续下去,就可得到各个位上的值。对最后一位进行四舍五入处理,当相减后的dataOVerilog硬件描述语言很容易实现,图1为流程图,其中假定fenzi为3位的整数,fenmu为2位的整数,除法运算精确到百分位。

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关键字:Verilog  FPGA  除法器

编辑:小甘 引用地址:http://www.eeworld.com.cn/FPGA/2010/0318/article_1035.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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