一种基于FPGA的永磁同步电机控制器的设计

2010-03-17 17:35:11来源: 陈平,曾岳南,杨志平 关键字:FPGA  永磁同步电机控制器  设计

  摘要:提出一种基于FPGA永磁同步电机控制器设计方案,该设计可应用于具有高动态性能要求的永磁同步电机伺服控制系统。为提高伺服控制系统的实时性,简化电路及节省成本,该系统设计采用Ahera公司生产的CycloneIII EP3C25Q240C8型FPGA器件实现电机控制器。嵌入NiosⅡCPU软核配合片内硬件乘法器及可编程逻辑门阵列,实现软硬件协同工作。通过QuartusⅡ软件自带的SignalTaplI嵌入式逻辑分析仪进行板上调试验证,得到带有死区输出的PWM波形。该PWM波形可用于电机驱动。
  
  1 引言
  
  国内普遍采用TM320系列的DSP器件作为永磁同步电机控制系统的主控制器,因CPU负载过重导致系统实时性降低的问题日益显著。采用具有并行工作特性的FPGA器件作为主控制器能够提高系统实时性。因此,这里给出一种基于FPGA的永磁同步电机控制器设计方案。
  
  FPGA器件内嵌NiosⅡCPU软核的SoPC是Altera公司首创的SoC解决方案。将SoPC应用到电机控制中,是当前的研究热点。FPGA依靠硬件逻辑门工作,NiosⅡ处理器依靠执行软件程序工作。而在电机控制中实现软硬件协同工作则是设计的难点和创新之处。本设计需要特别注意软硬件协同工作的时序控制。软硬件之间信号的交换需按严格时序进行控制。
  
  2 片上系统规划
  
  片上系统功能总体规划为电机硬件驱动和NiosⅡ系统模块两部分,前者主要完成速度外环,电流内环的双闭环运算;而后者主要完成按键输入、LED数码管显示、电机驱动器参数设置和传输以及上位机通信。
  
  3 系统硬件设计
  
  3.1 NioslI系统模块
  
  3.1.1 Nios lI系统模块的设计
  
  在QuaauslI的SoPC builder中调出nioslI软核。调用4个用于输出的PIO核,挂接到Avalon总线上,作为信号输出I/O端口,这4个PIO核分别是start(启动电机信号),Data(16位,电机参数值),ec(8位,参数寄存器使能信号),choice(3位,多路选择信号)。调用6个作为输入的PIO核用以按键输入。设置中断掩码寄存器为中断有效,边沿捕获寄存器为上升沿检测。按键经FPGA引脚,用户设计硬件防抖动后,产生一个上升沿信号,启动NioslI处理器中断,执行相应中断功能。调用异步串口UART内核,实现与上位机通信,设置其波特率同定,UART通过中断请求实现数据通信功能。图1和图2分别给出Niosll系统结构框图和其电路原理图。

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关键字:FPGA  永磁同步电机控制器  设计

编辑:小甘 引用地址:http://www.eeworld.com.cn/FPGA/2010/0317/article_1031.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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