基于FPGA的提取位同步时钟DPLL设计

2010-01-04 11:24:50来源: 互联网 关键字:FPGA  DPLL  同步时钟  信号处理
在数字通信系统中,同步技术是非常重要的,而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号,确保收发同步,而且在获取帧同步及对接收的数字码元进行各种处理的过程中也为系统提供了一个基准的同步时钟。位同步的目的是使每个码元得到最佳的解调和判决。位同步可以分为外同步法和自同步法两大类。一般而言,自同步法应用较多。外同步法需要另外专门传输位同步信息。自同步法则是从信号码元中提取其包含的位同步信息。自同步法又可以分为两种,即开环同步法和闭环同步法。开环法采用对输入码元做某种变换的方法提取位同步信息。闭环法则用比较本地时钟和输入信号的方法,将本地时钟锁定在输入信号上。闭环法更为准确,但是也更为复杂。本文采用了自同步法,在FPGA构造片内对超前一滞后全数字锁相环提取曼彻斯特码中包含的位同步时钟。1提取位同步时钟全数字锁相环总体结构与工作原理这种超前一滞后全数字锁相环采用加减门结构,每输入一个码元后,根据鉴相器判断是超前还是滞后,通过反馈回路控制的加减门来调整相位,使之逼近输入码元的相位。一旦失步,就需要通过反馈回路重新调整。每一个超前和滞后脉冲仅能调整一步,如果接收码元出现连“1”或是连“O”的情况,锁定时间会很长,使其同步建立时间和调整精度变得相互制约。尽管有此缺点,但由于这种结构具有失锁后的自我调节性,因此,码元消失或是码元相位出现抖动时,同步脉冲不会出现较大变化,仍然可以输出稳定的同步脉冲。由于采用曼彻斯特码进行传输,该设计主要应用于地铁车辆总线上,传输速率为250 Kb/s,速率较低,且每个码元内都有一次电平跳变,不会出现连续的“O”或“1”,因此采用闭环的超前一滞后全数字锁相环非常适合提取比特流中的位时钟。基本结构如图1所示,主要由数字鉴相器(DPD)、数字环路滤波器(DLF)、数控振荡器(DCO)三部分构成。DPLL是一种相位反馈控制系统,它将输入信号Data_in与本地恢复时钟Clk_DPD之间的相位误差(超前还是滞后)信号送入数字环路滤波器DLF中,对相位误差信号进行平滑滤波,并生成控制DCO动作的控制信号,DCO根据控制信号给出的指令,调节内部高速振荡器的震荡频率,通过连续不断的反馈调节,使其输出时钟Clk_DPD的相位跟踪输入数据Data_in的相位。

2 环路功能及其实现方法

下面沿环路依次介绍DPLL环路各个组成模块的详细功能、内部结构、对外接口信号及实现方法。

2.1 鉴相器结构及其工作原理

超前一滞后型数字鉴相器输出一个表示本地估算信号超前或滞后于输入信号的量。如果本地估算信号超前于输入信号,则输出“超前脉冲”,以便利用该“超前脉冲”控制本地估算信号的相位推后。反之,则输出“滞后脉冲”,并使本地估算信号的相位前移,这样隐含在曼彻斯特码中的位时钟就被鉴相器比较了出来。超前一滞后型数字鉴相器可分为积分型和微分型两种。积分型超前一滞后数字鉴相器,结构和硬件实现比较复杂,但具有优良的抗干扰性能。而微分型数字鉴相器结构相对简洁,硬件实现也比较简单,但是它的抗干扰能力比较差。这里采用微分型超前一滞后型数字鉴相器,将抗干扰的任务留给后面的数字滤波器环节实现。DPD的工作状态如图2所示。

当Sign为1时,表示本地时钟超前于输入信号;当Sign为O时,表示本地时钟落后于输入信号。
当Sign_ready=1时,表示输入信号有跳变,Sign有效;当Sign_readyr=0时,表示输入信号无跳变,Sign无效。
微分型超前一滞后数字鉴相器的原理图如图3所示。

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关键字:FPGA  DPLL  同步时钟  信号处理

编辑:冀凯 引用地址:http://www.eeworld.com.cn/FPGA/2010/0104/article_885.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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