基于FPGA的SoftSerdes设计与实现

2009-12-27 16:18:00来源: 西安电子科技大学

  0 引言

  在高速源同步应用中,时钟数据恢复是基本的方法。最普遍的时钟恢复方法是利用数字时钟模块(DCM)产生的多相位时钟对输入的数据进行过采样。但是由于DCM的固有抖动,在频率很高时,利用DCM作为一种数据恢复的方法并不一定合适。DCM的这种附加抖动会引起数据有效窗口的相应减小,这样就会限制高速电路的性能。常用的串行I/O技术需要时钟数据恢复(CDR)技术,而CDR技术需要模拟的PLL,其局限性是低噪声容限、高功率损耗及严格的PCB布局布线要求。基于对上述缺点的考虑,本文介绍了一种异步数据捕获技术,它不使用DCM就可以实现数据恢复,所以能获得更高的速度和性能。

  1 设计原理与实现方案

  基于FPGA实现SoftSerdes主要由四部分构成:时钟产生单元、数据抽样延迟线、数据恢复状态机和输出弹性缓冲器。图1所示是SoftSerdes的实现原理图。SoftSerdes基本的实现过程是用一个双倍数据率(DDR)全局抽样时钟对多抽头延时线的延时数据进行抽样,它由数据恢复状态机利用边沿信息不断的从多抽头延时线中选择有效抽样,然后把正确的抽样送给输出弹性缓冲器。

SoftSerdes的实现原理图

  1.1 时钟产生单元

  用一个320 MHz的时钟可在双边沿抽样数据并驱动数据恢复状态机。对320 MHz时钟进行5分频得到的64 MHz时钟可作为串并转换和并串转换并的行数据的读写时钟。

  1.2数据抽样延迟线

  抽样延时线的构成如图2所示。对每个通道的输人数据均可利用8抽头的延迟线进行异步抽样。DDR操作时,每个通道有两路延迟线:一个用来在上升沿抽样;另一个用来在下降沿抽样。每条延迟线都由8个配置为反相器的查找表构成,这样既可保证上升和下降时间的对称,也能保证抽样数据之间的规则分布。但应注意:输入单元的输入节点必须以很小的skew到达两条延迟线。

抽样延时线的构成

  基于两种基本的时序约束的时序分析决定了抽头延时和延时链的长度,抽样延时线的时序分析如图3所示。而时序约束分最好情况和最坏情况:最好情况的时序约束是整个延迟线的最小值必须大于数据总的抖动数,这个约束决定了抽头的个数;而最坏情况的时序约束是其最大的抽头延时值必须小于数据的有效窗口,这个约束决定了延迟线的构成。

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关键字:FPGA  SoftSerdes  时钟数据恢复  高速源同步

编辑:小甘 引用地址:http://www.eeworld.com.cn/FPGA/2009/1227/article_874.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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