莱迪思推出适用于视频时钟分配的开发平台

2009-12-15 08:43:38来源: EEWORLD 关键字:ispClock5400D  SERDES  视频时钟分配  开发平台

  日前,莱迪思半导体发布ispClock 5400D 可编程时钟器件的评估板。这款新的评估板是适用于ispClock5400D差分时钟分配器件的评估和设计的易于使用的开发平台。该款评估板还可以用于查看5400D器件的性能和在系统编程,或者用作LatticeECP3 FPGA串行协议或视频协议评估板的副板或时钟源。

  通常,只有带有LVDS或LVPECL接口的价格昂贵的振荡器才可用作FPGA SERDES接口应用的参考时钟源。而现在ispClock5400D器件提供超低抖动差分时钟输出,可以用来驱动FPGA、ASSP和ASIC的通用时钟源以及SERDES参考时钟源。该评估板演示了如何将低成本的CMOS振荡器连接到ispClock5400D器件,为XAUI应用或270 MHz SDI视频应用产生高质量的时钟。

  莱迪思混合信号器件产品经理Shyam Chandra 表示:“新款评估板为使用ispClock5400D器件实现差分时钟提供了一个优异的开发平台。该平台提供了一种快速接口到测试设备平台的方法,以确保5400D系列较低的周期和相位抖动性能。传统的时钟分配IC并不能很好地解决电路板上有关时序问题的设计挑战;事实上,在许多情况下,解决时序问题需要重新进行电路板布局和生产。我们的新款评估板展示了ispClock5400D器件相偏控制的灵活性,其成本远低于传统的时钟分配IC。”

  关于ispClock5400D评估板

  ispClock5400D评估板是一个多功能、易于使用的硬件开发平台,适用于ispClock可编程时钟器件的评估和设计。该平台基于一块6" x 4"评估板,带有48引脚无铅QFNS封装的ispClock 5406D器件、SMA连接口、晶体振荡器电路以及用于JTAG、I2C总线和测试的扩展插头。该套件包括预先配置的ispClock5400D演示设计,用以演示器件的低抖动性能和时间偏移/相位偏移输出控制。该板使用开关和按钮进行控制。还提供一个引脚来访问ispClock5406D器件的I2C总线接口。

  用户可使用PAC-Designer和ispVM软件扩展或修改预先配置的演示设计。

关键字:ispClock5400D  SERDES  视频时钟分配  开发平台

编辑:小甘 引用地址:http://www.eeworld.com.cn/FPGA/2009/1215/article_856.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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