基于FPGA的视频传输流发送系统设计方案

2009-12-13 22:54:05来源: EDN China 关键字:FPGA  视频传输流发送

  1 引言

  在目前的广播电视系统中ASI接口是使用非常广泛的一种接口形式,该接口随同SPI一起被欧洲电信标准化协会(ETSI)制订,以使不同厂家生产的MPEG2单元可以方便地进行互联。本设计方案以FPGA为核心器件,制作出了SPI-ASI接口转换器。这套方案成本较低,利用FPGA的可编程性,硬件的升级较容易。

  2 系统结构和功能分析

  2.1 DVB-ASI介绍

  一般的Mpeg2编码器的输出和解码器的输入都是标准的并行11位信号,处理简单而且扩展性强,符合SPI(Synchronous Parallel InteRFace)信号接口。传输SPI信号,在传输链路上是LVDS技术和25根管脚连接的,因此具有连线多、复杂,传输距离短,容易出现错误等缺点,而且,SPI的热插拔性能也较差。

  ASI是个串行传输协议,TS流以串行的方式传输,为了保证接收端能正确恢复出TS流DATA数据,发送端需要插入同步字K28.5。ASI协议中没有PSYNC、DVALID和CLOCK信息,因此,在接收端需要根据TS流的同步字节0x47,由外部逻辑合成这3个信号。

  ASI传输流可以发送不同数据速率的Mpeg2数据,但传输速率恒定,为270Mbps。因此ASI可以发送和接收不同速率的Mpeg2数据。ASI传输系统使用分层结构描述,最高层、第2层使用MPEG-2标准ISO/IEC 13818-1,第0层和第1层是基于ISO/IEO CD 14165-1的FC纤维信道。FC支持多种物理传输媒介,本方案选用同轴电缆传输。

  2.2 DVB-ASI信号发送系统结构

  为了在编、解码器和传输设备之间能正确传递数据,本方案以FPGA(Altera公司的EP1C6T144C8)为核心器件,在SPI和ASI信号之间进行转换。原理如图1所示。其中,27MHz时钟作为系统时钟,为FIFO、8B10B编码和并串转换提供时钟源信号。由于SPI接口采用LVDS电平传输数据,从DB25-F头输入的并行信号,首先需要进行LVDS->TTL电平转换,得到SPI接口定义的DATA、PSYNC、DVALID和CLOCK并行信号。丢弃PSYNC和DVALID信号,将DATA和CLOCK信号直接连接到FIFO的输入端。外部逻辑控制着FIFO的读,从FIFO读出的数据送给8B10B编码模块进行编码转换,并以270Mbps的速率输出串行数据。其中,270MHz时钟由27MHz系统时钟通过锁相环产生。串行信号电气特性为差分的PECL电平,经过1:1的变压器隔离后,由BNC头输出。

图 1 SPI转ASI模块原理图

  FIFO的写入时钟即为TS流的字节时钟CLOCK,而读出时钟为固定值27MHz。采用不同的FIFO读逻辑,可以产生突发或连续两种ASI输出模式。本方案中,FIFO、FIFO的读写控制逻辑、8B10B编码以及并串转换均由FPGA 实现,ASI输出为突发模式。

  在ASI的编码过程中,只需将MPEG2的八位数据和一位TS码率传输时钟输入到FPGA。在本方案中,TS格式为188个字节,因此数据有效信号DVALID一直为高,FPGA忽略这个信号,只管接收TS码流数据,而不用关心TS码流的同步头。PSYNC帧同步信号则作为FIFO读入的控制信号。FPGA将接收到的数据以TS码率时钟写入FIFO,当FIFO半满时,FPGA接收到FIFO的半满信号,然后FIFO控制逻辑发出FIFO可读信号,编码模块以以27Mbps读取FIFO中的数据;当计数器计数到编码模块读取了一定数量(188个读FIFO信号周期)的FIFO数据,则发送FIFO不可读信号,防止FIFO读空。

  在FIFO不可读时,向ASI码流中填充K28.5以维持270Mbps的固定传输速率。最后串行数据经过驱动就可用同轴电缆传送出去。本方案中,K28.5的插入方法选择在每个传输包前必须有至少两个同步字(K28.5字符),这符合ASI的传输规定。

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关键字:FPGA  视频传输流发送

编辑:小甘 引用地址:http://www.eeworld.com.cn/FPGA/2009/1213/article_855.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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