Altera 推出业界首款串行RapidIO 2.1 IP解决方案

2009-11-18 17:35:51来源: EEWORLD 关键字:Altera  串行  IP  解决方案


      Altera 公司 (NASDAQ: ALTR) 今天宣布推出业界首款支持 RapidIO® 2.1 规范的知识产权 (IP) 内核。Altera 的串行 RapidIO IP 内核可支持多达四条通道,每条通道速率为 5.0 GBaud,从而满足了无线市场日益增长的带宽和可靠性需求。该 IP 内核专门针对拥有多个嵌入式收发器的 Stratix® IV FPGA 而优化,并得到了Quartus® II 软件 v9.1 的支持。

      RapidIO 2.1 规范在许多应用中均可实现高达 20 GBaud 速率的高性能,其中包括新一代无线基站、高性能系统和 DSP 阵列 (farm)。RapidIO 2.1规范支持基于 Altera 全套串行 RapidIO 解决方案,其包括一个后向兼容 RapidIO 1.3 规范的终端 IP 内核、参考设计、应用手册、测试平台,以及一些领先的数字信号处理器和开关厂商的互操作性报告。该串行 RapidIO IP 内核已获得 RapidIO 商会总线功能模型的质量认可,同时还获得了 Altera 40-nm Stratix IV GX 及 Stratix IV GT FPGA 和 HardCopy® IV GX ASIC 的支持。

      Altera 器件产品市场高级总监 Luanne Schirrmeister 说:“我们的许多无线客户极为重视系统带宽和可靠性,对他们而言,串行 RapidIO 是一种颇受欢迎的接口。将业界首款支持 2.1 规范的串行 RapidIO IP 内核与 Altera 业界领先的 FPGA 以及收发器技术相结合,让我们能够从容地满足客户最为重视的系统要求,其中包括性能、可靠性和可扩展性。”

关键字:Altera  串行  IP  解决方案

编辑:于丽娜 引用地址:http://www.eeworld.com.cn/FPGA/2009/1118/article_807.html
本网站转载的所有的文章、图片、音频视频文件等资料的版权归版权所有人所有,本站采用的非本站原创文章及图片等内容无法一一联系确认版权者。如果本网所选内容的文章作者及编辑认为其作品不宜公开自由传播,或不应无偿使用,请及时通过电子邮件或电话通知我们,以迅速采取适当措施,避免给双方造成不必要的经济损失。

上一篇:基于SystemC/TLM方法学的IP开发及FPGA建模
下一篇:Actel增强Fusion混合信号FPGA IP产品系列

关注eeworld公众号 快捷获取更多信息
关注eeworld公众号
快捷获取更多信息
关注eeworld服务号 享受更多官方福利
关注eeworld服务号
享受更多官方福利
推荐阅读
全部
Altera
串行
IP
解决方案

小广播

独家专题更多

TI车载信息娱乐系统的音视频解决方案
TI车载信息娱乐系统的音视频解决方案
汇总了TI汽车信息娱乐系统方案、优质音频解决方案、汽车娱乐系统和仪表盘参考设计相关的文档、视频等资源
迎接创新的黄金时代 无创想,不奇迹
迎接创新的黄金时代 无创想,不奇迹
​TE工程师帮助将不可能变成可能,通过技术突破,使世界更加清洁、安全和美好。
TTI携TE传感器样片与你相见,一起传感未来
TTI携TE传感器样片与你相见,一起传感未来
TTI携TE传感器样片与你相见,一起传感未来

夏宇闻老师专栏

你问我答FPGA设计

北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2017 EEWORLD.com.cn, Inc. All rights reserved