技微联合于HYSTA2009展示H.264解决方案

2009-10-16 10:23:32来源: EEWORLD

      “随着Jointwave(技微联合)公司继续加大在视频领域RTL实现方法上的研发投入和扩大技术优势,满足特定市场需求和针对客户个性化服务,逐步形成了更清晰的产品线和高性能低成本的测试评估平台,从而使我们的H.264 IP在FPGA/ASIC领域提供与最终产品目标规格和性能完全相同的实时原型验证手段,从而大大降低了客户的技术实现的风险。并且Jointwave分别成为FPGA两大企业Xilinx联盟成员和Altera 设计服务伙伴,得到了业界领军企业认可的,为市场提供最高质量的图像处理IP,成为了视频应用领域采用FPGA/ASIC方案的客户确保其产品面向市场获得成功提供了一个重要的选择和机会。” Jointwave公司的CEO,Paul Qiu在HYSTA 2009 年会上接受日本NHK电视台和美国Broadcastengineering杂志采访时说道。

      Jointwave  H.264编码器IP核应用目标是分两个主要方向:第一个方向是,在需要用低比特率通道传送高品质要求视频的场合,包括各种远程呈现与监控,移动&无线图像传输,卫星侦察与遥感,飞行器视频记录仪以及宇航飞船视频通信系统。将支持各种LCD尺寸的视频标准,从低分辨率(CIF,352×240像素),到全高清(1080p@60fps ,1920×1080,每秒60帧 )。第二个方向,在需要用高或超高比特率通道(100Mbps~1.5Gbps)传送高保真或 无损视频的场合,包括广播视频编辑系统,数字电影院,专业广播编码器,超大规模电子显示屏以及视频光传输压缩存储系统。支持各种显示尺寸的视频标准,从标清(D1,720×576像素),到AVC  Intra/AVC Ultra直到Ultra HD(1080p@120 fps,1920×1080,每秒120帧 甚至8000×4000p@30fps)。

      Jointwave IP核支持H.264规范 Level 1.0~5.1(MPEG-4的第10部分,也称为MPEG - 4 AVC)。产品系列有Baseline Profile or Mian Profile or High 4:2:2&4:4:4 Profile,从而实现到从普通视频质量到超高无损视频质量的市场各种需求。我们的H.264 IP比起竞争对手采用的更多逻辑资源的策略去实现高性能进行比较的话,需要的逻辑资源少还能实现更低主频 ,超低的延时,很小的芯片面积和极其超低的功耗等。实际上我们的H.264 IP完全可以采用不需要任何嵌入式或外部CPU的配置从而很有效的降低系统复杂度,而且在FPGA上取得和ASIC上一样的性能,包括,Xilinx 高性能的Spartan-6 和 Virtex-4/5/6 器件等,以及Altera的Arria II和Stratix III/IV 系列等。

      这些H.264 IP核现已上市,以RTL代码形式给ASIC应用,或以网表的形式给FPGA器件使用。此外我们把这些H.264核和另外几个IP核一起实现在了价格低廉的:


Altera的Cyclone III标准开发板
http://www.altera.com/products/devkits/altera/kit-cyc3.html ),
Altera 的Stratix III标准开发板
http://www.altera.com/products/devkits/altera/kit-siii-host.html )。
不久将实现在Xilinx Spartn-3视频开发套件
http://www.xilinx.com/products/devkits/DO-S3ADSP-VIDEO-SK-UNI-G.htm),
Xilinx Virtex-6 标准开发板
http://www.xilinx.com/products/devkits/EK-V6-ML605-G.htm ),
Xilinx  Spartan-6开发板
http://www.xilinx.com/products/devkits/EK-S6-SP605-G.htm
等多个平台上,构建了一系列高性能的演示&测试和参考设计平台。这些参考设计将大大减少FPGA/ASIC设计工程师的IP评估时间节省IP评估成本,并在HYSTA 2009的Jointwave展台S5 in room B5上进行了展出,全球客户现在就可以向Jointwave申请演示观看或测试评估,请联系 sales@jointwave-tech.com

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关键字:Jointwave  Altera  Xilinx  FPGA  H.264  IP

编辑:冀凯 引用地址:http://www.eeworld.com.cn/FPGA/2009/1016/article_763.html
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