流水线技术在基于FPGA的DSP运算中的应用

2009-09-01 10:51:33来源: 王春玲

  在数字信号处理(DSP)领域,需要处理的数据量很大,并且实时性要求很高。传统的DSP设计方法主要有采用固定功能的DSP器件和采用DSP处理器两种,由于它们灵活性差以及软件算法在执行时的顺序性,限制了它们在高速和实时系统中的应用。随着深亚微米半导体制造工艺的不断创新,百万门可编程器件的不断推出,为DSP提供了第3种有效的解决方案,即利用FPGA实现DSP运算硬件化。它能够在集成度、速度和系统功能方面满足DSP应用的需要。

  然而在应用FPGA进行系统设计综合过程中,选择芯片的运行速度优化和资源利用优化常常是相互矛盾的,对速度指标要求高的设计优化常常要占用较大的芯片资源,而减小芯片面积的设计又需要以降低系统速度为代价。从FPGA发展趋势和DSP运算要求看,系统速度指标的意义比面积指标更趋重要,需要我们进一步深入研究提高芯片的最高工作速度的设计策略。本文讨论在基于FPGA的DSP系统设计中采用流水线技术,充分利用硬件内部的并行性,在FPGA有限资源芯片面积上提高单位时间里的数据处理能力即数据吞吐率(throughput),提高系统的工作速度的具体做法。

  0 流水线技术基本原理和FPGA结构特征   

  流水线是一种在时间上串行,在空间上并行的技术,其基本原理如图1所示。将整个电路划分为若干个流水线级,流水线每级之间设置寄存器锁存上一级输出的数据;每一级只完成数据处理的一部分;一个时钟周期完成一级数据处理,然后在下一个时钟到来时将处理后的数据传递给下一级;第一组数据进入流水线后,经过一个时钟周期传到第二级,同时第二组数据进入第一级,数据队列依次前进。每组数据都要经过所有的流水级后才能得到最后的计算结果,但是对整个流水线而言,每个时钟都能计算出一组结果,所以平均计算一组数据只需要一个时钟周期的时间,这样就大大提高了数据处理速度,电路在单位时间内处理的数据量就愈大,即电路的吞吐量就越大,保证整个系统以较高的频率工作。

  FPGA的结构特点很适合采用流水线设计,以Altera低成本系列Cyclone II为例,不仅有最多达68416个逻辑单元(LE),而且提供嵌入式存储资源支持各种存储应用和低成本DSP应用(如乘法器模块、PLL)。每个LE均含有一个四输入查找表LUT、一个可编程触发器等。一般设计中,这个触发器或者没有用到,或者用来存储布线资源。设计中可将一个算术操作分解成一些小规模的基本操作配置到LUT中,将进位和中间值存储在寄存器中,在下一个时钟内继续运算。因此,在FPGA中采用流水线技术,只需要极少或者根本不需要额外的资源成本。特别是在需要进行大批量重复运算的场合,如数字信号处理中的卷积操作、FFT或FIR滤波器设计,采用流水线技术,可以大大提高系统运行速度。

  1 FPGA中基本DSP运算的流水线设计与性能分析

  加法器和乘法器是DSP中最基本的运算部件。在Quartus软件平台上设计加法器或乘法器可以采用原理图法和VHDL语言两种基本方法。考虑到参数可设置宏模块(Library of Parameterrized Modtlles-LPM)经过严格测试和优化,可以发挥最佳性能,所以,我们采用原理图设计方式,通过MegaWizard P1ug-In Manager工具引入1pm add sub和1pm mult两种可设置流水线的LPM模块,实现了不同位宽、不同流水线级数的加法器和乘法器设计,并选用CycloneII系列EP2C5Q208C7器件进行了综合、布局布线、时序分析和仿真设计,以比较其性能的变化特征。

  1.1 不同流水线级数的运算器性能比较

  对16位加法器和8位乘法器分别选用不同的流水线级数进行设计,比较结果如表1、2所示。

  由比较结果可见:

  (1)采用流水线技术普遍比不用流水线工作速度显著提高,体现流水线技术在高速DSP运算上的优势。

  (2)采用流水线技术在资源耗用(逻辑单元与寄存器个数、存储器位数)上有所增加。

  (3)采用不同的流水线级数在速度指标和资源耗用率上有所不同,流水线级数增加,速度指标不一定增加,但资源耗用大大增加,所以应注意速度和资源耗用指标的权衡。如对16位加法器,如不用M4K(专用存储器资源),以采用2级流水线最佳;如选用M4K,则取6级流水最佳。8位乘法器则以2级或6级流水最佳。对于其他DSP运算,在设计时必须通过反复比较、设计,选择符合系统性能要求的流水线级数。

  1.2 不同位宽运算器相同流水线级数的性能比较

  对采用6级流水的加法器和乘法器的数据位宽加以改变,通过综合仿真,分析其性能指标的变化,见表3。

[1] [2]

关键字:流水线技术  FPGA  DSP  运算

编辑:小甘 引用地址:http://www.eeworld.com.cn/FPGA/2009/0901/article_702.html
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