联电65纳米曝良率问题 Xilinx受损

2009-07-07 10:36:10来源: Digitimes

  继台积电传出40纳米制程出现良率问题,联电客户端FPGA(Field Programmable Gate Array)芯片业者赛灵思(Xilinx),亦传出因65纳米制程良率问题,导致高阶产品Virtex-5大缺货,且可能要到9月才能获得解决。台积电、联电先后在40纳米、65纳米出状况,显示晶圆代工厂宣告已成熟的先进制程技术,恐怕还是距离客户期待有一段差距,由于晶圆厂跟不上出货脚步,不仅让赛灵思急得跳脚,甚至迫使其调降财测。不过,联电对此并未发表评论。

  近期半导体业界最热门话题,就是晶圆代工厂与客户之间的互动变化,台积电董事长张忠谋重披战袍后,在技术与客户端都盯得很紧,至于联电执行长孙世伟亦是技术研发出身,上任后积极在业务端加把劲,不过,近期两大晶圆代工厂却纷传出良率问题事件,且都是在量产阶段才由客户端传开来,对于一向质量挂保证的晶圆双雄,恐怕冲击不小。

  联电FPGA大客户赛灵思宣布4~6月财测调降为季衰退约5%(原预估-4~4%),赛灵思表示,原本市场需求强的高阶产品Virtex-5芯片,遇到生产供应端的限制,将在7~9月之间寻求解决。由于供应赛灵思Virtex-5芯片厂商,主要是联电采用65纳米制程,近期客户端传出联电65纳米制程芯片交期已从原先2个月,延后超过70天。

  尽管晶圆代工厂多不愿对特定客户、订单表示意见,不过,半导体业者认为,联电与富士通(Fujitsu)都为赛灵思代工,但这次影响到赛灵思突然调降财测,应该是供应芯片较多的联电生产环节出状况,才让赛灵思措手不及。赛灵思原预期3G市场、尤其大陆TD-CDMA设备端与基地台需求强劲,但这次生产端却无法配合上,让赛灵思错失市场机会。

  半导体业者透露,联电12寸厂已紧急因应,但真正要恢复正常交期仍有一段时间。至于在台积电方面,则传出40纳米制程经过紧急更换制程配方后,近期良率已从低水位有效拉升至超过60%。

  然值得注意的是,台积电、联电的客户很可能都因为这次良率问题,考虑分散代工风险,NVIDIA高层日前指出可能寻求另一代工厂,而赛灵思亦在45纳米制程之后,与三星电子(Samsung Electronics)结盟,这可能是晶圆双雄未来必须面对的问题。

关键字:FPGA  Xilinx  联电  65nm

编辑:冀凯 引用地址:http://www.eeworld.com.cn/FPGA/2009/0707/article_655.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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