基于模糊控制的迟早门同步器及其FPGA实现

2008-11-28 19:58:00来源: 电子技术应用 关键字:FPGA  迟早门

  在数字通信系统中,必须以符号速率对解调器的输出进行周期性地采样.为此,接收器需要一个采样时钟信号,这个时钟信号的频率和符号速率相等,相位则必须保证采样时刻是最佳的.在接收器中获得这个采样时钟的过程被称为符号同步或符号定时恢复.迟早门(Early-late Gate)是实现符号同步的重要方法之一,广泛运用于各种数字通信系统中.本文提出的基于模糊控制的迟早门与传统的迟早门相比,具有同步速度快、过冲小、相位抖动小等优点.在其FPGA实现中,采用了离线计算实时查表控制的方法,并针对实际应用的情况,将控制表转化为逻辑方程,进一步简化了电路.

  1 迟早门简介

  一阶闭环平衡双积分型迟早门结构如图1所示.

基于模糊控制的迟早门同步器及其FPGA实现

  早门累加器和迟门累加器分别在两个连续的半符号周期内对输入数据的采样值进行累加,即计算前半符号周期和后半符号周期内接收到的信号的能量,它们与一个减法器共同构成了相位检测器.为了保证相位检测的有效性,采样时钟的频率必须是符号速率的偶数倍,一般至少要为8倍.如果接收到的信号为连续的0或1,那么相位误差Δe为零;如果接收到的信号中0、1交替出现,那么相位误差Δe可能不为零.误差累加器和比较器构成了一阶低通环路滤波器,相位误差累加值与一个门限值比较,产生的差值控制本地生成的数据时钟相位.相位误差累加值的符号决定数据时钟的相位是前移还是后移,每次相位调整的幅度是固定的,调整的门限值也是固定的.控制逻辑根据本地生成的数据时钟决定早门累加器、迟门累加器和误差累加器的工作时序.

  若迟早门的采样周期为Ts,数控振荡器的调整幅度为d,则由于迟早门相位调整造成的接收数据时钟的相位抖动为d·Ts.如果调整幅度d较大,则数据时钟可以很快地同步上,但是相位抖动就会比较大.如果调整幅度d较小,则相位抖动较小,但是数据时钟可能需要较长的时间获得同步.

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关键字:FPGA  迟早门

编辑:冀凯 引用地址:http://www.eeworld.com.cn/FPGA/2008/1128/article_363.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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