FPGA中高性能与低功耗的融合—SOPC大会

2008-10-31 10:36:04来源: 互联网

10月24日,Altera SOPC World 2008北京站开幕,来自京津地区超过500名工程师参加了这一探讨“高性能低功耗设计”的技术盛宴。与深圳会展一样,在本次大会上,Altera的主题同样为高性能与低功耗的融合。同时介绍了其具有特点的下一代40-nm Stratix® IV FPGA,以及成熟的Cyclone® III FPGA和MAX® IIZ CPLD。尽管以上几款芯片规模各不相同,用途也完全不一眼,但都具有同一特点,即高性能与低功耗的统一。

什么样的FPGA可以成为SoC终结者吗?

Altera技术服务副总裁Vince Hu在题为《多处理技术提高性能、降低功耗》的演讲中指出未来电子应用不但需要更有效地电源管理,更需要高性能,为了满足这个双重的需要,业界需要更灵活的技术,而FPGA是理想的解决方案。

Vince Hu指出现在有一个器件可以吻合这个构想中的处理器,它有“23亿个晶体管、700万可配置逻辑门、所有层次上实现并行、嵌入式DSP实现748GMACS计算性能、超过1000个的I/O管脚实现组内和组之间可以高速连接、可配置片内存储器高达22Mb,36Tbps带宽,可以利用标准HDL设计和综合”,这就是即将面市的Stratix® IV EP4SGX530 FPGA!与Intel的Tukwila相比,它真正实现了高性能与低功耗――拥有25亿个晶体管的Stratix® IV功耗只有10到20瓦!而同等性能的Intel Tukwila功耗达130到170瓦!


 

Stratix® IV 大揭秘:如何兼得高性能与低功耗

Vince Hu对Stratix® IV的描述无疑勾起与会者对其性能的猜想,这到底是一款什么样的FPGA? Altera资深应用工程师花小勇为大家揭开了Stratix® IV神秘的面纱。

1、 Stratix® IV性能指标揭秘

Stratix® IV是密度最大的FPGA,它有高达680K的LE,有高达22.4Mbits的内部RAM

拥有1,360个18 x 18乘法器!它有最大的带宽,32个收发器,工作在600Mbps和8.5 Gbps 之间,另外16个收发器模块,工作在600Mbps和3.2 Gbps 之间,有320Gbps全双工贷款以及优异的信号完整性。花小勇指出:“Altera在Stratix® IV上实现了收发器创新,并增强了功能,例如有可配置的第五和第六全双工通道,通道绑定最多为24个通道,支持SFI-5和HyperTransport3.0协议,而且收发器设置、数据速率和洗衣运行时间都是可重新配置的。”

他指出动态可重新配置不需要额外的软件开销并减少线卡开销,因此可以帮助系统商降低成本。

在收发器中,jitter和信号完整性是关键指标,在Stratix® IV中,抖动指标符合PCI Express、CEI-6和SONET/SDH指标,并有余量,并内置预加重和均衡,可驱动6.375Gbps的50英寸FR-4背板。

花小勇特别指出目前只有Altera提供即插即用的信号完整性,当PVT变化时,可以监视并优化接收均衡。

Stratix® IV的另一大特色是提供大量经过预验证的复杂IP硬核模块,包括X8、X4、X2、X1 PCI Express2.0规范兼容内核,集成TL、DLL、PHY/MAC和收发器等,“这些硬核可以省下40k的逻辑单元,而且因为这些硬核不用编译,所以可以不考虑时序限制。”他指出。

花小勇指出Stratix® IV也有最好的存储器接口,实现了1067Mbps/533MHz的DDR3智能接口模块,可以具有PVT自动校准功能。此外,Stratix® IV的动态片内端接可以节省1瓦的功耗(72I/F),它还有丰富的存储器带宽支持416Gbps(333MHz)、463Gbps(400MHz)、556Gbps(533MHz)等新一代应用。

除了有出色的DSP性能以及强大的嵌入式处理器,Stratix® IV另一个重要特点是采用了优化的机构体系,其自适应逻辑模块(ALU)可以在更短时间完成逻辑操作。花小勇指出FPGA个更关注功效的概念,就是每瓦功率达到的最大性能,单方面追求性能最大化没有实际意义,利用Altera的可编程功耗技术可以将非关键路径的功耗降低,实现功效最大化。与同类级别的FPGA相比,Stratix® IV不但性能出众,而且功耗降低很多。

2、 Stratix® IV低功耗技术解密

那么,Stratix® IV是如何实现高性能下的低功耗呢?郭晶指出Altera通过六大技术降低了FPGA的功耗,这六大技术是:

1、  使用高级工艺,并进行功耗优化。

2、可编程功耗和加速电路

3、降低供电电压(Stratix® IV的内核电压降低到0.9 V)

4、硬核知识产权(IP)

5、降低电感和电容(LC)的设计方法

6、封装技术

而在功耗和性能优化方面,实际是贯穿了从工艺到IC设计、IC开发、系统开发的整个流程。如下图所示。在工艺技术方面的优化,不是简单地将65nm升级到40nm,实际上牵涉到更多技术,例如在工艺技术方面就采用了硅片搀杂、三次门氧化、电压供电电平、金属互联等技术。


实际上,在Stratix® IV中,还采用了称为应变硅的工艺技术,它的好处是电子和空穴移动能力提高了30%,泄漏功率不变,速度提高约30%。速度不变,Ioff降低约50倍!


 

值得一提的是Stratix® III中的可编程功耗技术仍应用在Stratix® IV中,它和Quartus® II软件 的PowerPlay功耗分析功能一起,可以大幅度降低FPGA的动态功耗和静态功耗。可编程功耗技术不是将没有使用的资源关断。在具体实现中,Quartus软件会决定哪些电路(晶体管)应处在高速(HS)模式和低功耗(LP)模式。通过调整背向偏置电压来改变阈值电压,减小非关键时序通路上的晶体管泄漏 (提高阈值电压),从而在需要的地方降低功耗,提高性能。

可编程功耗技术是内置在Stratix III器件芯片中的体系结构创新,当某些电路不需要高性能时,Quartus II软件可以改变晶体管阈值电压来控制功耗 (通过每一电路域的余量来确定)。这是除了关断Stratix III FPGA中未使用资源(例如,时钟树)的另一方法。

“这是Altera独有的技术,并获得了专利。不需要用户参与。由Quartus软件在每个设计中自动完成。”他特别指出。


他指出在设计中,所有未使用的逻辑也被设置为低功耗模式。通过使用低功耗逻辑,静态功耗降低了70%。Quartus II根据用户时序约束,将每个逻辑单元自动设置为高速或者低功耗模式。这没有改变用户的开发流程。


 

Stratix® IV其他降低功耗的技术有Stratix III中使用的动态片内匹配(OCT)技术,其不同之处在于动态接通/关断,这对通用总线接口特别有用,例如DDR等。在存储器写期间(FPGA输出缓冲驱动存储器芯片),接通串联电阻,匹配走线阻抗,关断并行匹配终端,降低功耗。在存储器读期间(存储器芯片驱动FPGA输入缓冲),可以匹配传输线。当缓冲在输入和输出之间切换时,Stratix® IV自动完成这一过程,反之亦然。


另外,Stratix® IV采用了大量的硬核IP来降低功耗,而且不消耗设计中的编译资源。

不过,他指出,最有效降低功耗的还是Altera 的Hardcopy技术,它可以将布线功耗降低95%、

逻辑减小80-90%、RAM减小35-65%!

 


 

作为FPGA行业领军者之一的Altera,正如其大会的资料封面上所写,其下季度甚至在今后相当长的一段时间内都遵循着“Speed Up,Power Down”的理念进行产业的升级换代。

关键字:SOPC  Altera  高性能  低功耗

编辑:冀凯 引用地址:http://www.eeworld.com.cn/FPGA/2008/1031/article_322.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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