datasheet

TMS320C6678 存储器访问性能 (上)

2015-06-18来源: 德州仪器作者: 冯华亮 关键字:DSP  存储器
作者:德州仪器 冯华亮

摘要

    TMS320C6678 有8 个C66x 核,典型速度是1GHz,每个核有 32KB L1D SRAM,32KB L1P SRAM 和 512KB LL2 SRAM;所有 DSP 核共享 4MB SL2 SRAM。一个 64-bit 1333MTS DDR3 SDRAM 接口可以支持8GB 外部扩展存储器

    存储器访问性能对 DSP 上运行的软件是非常关键的。在 C6678  DSP 上,所有的主模块,包括多个DSP 核和多个DMA 都可以访问所有的存储器。

    每个DSP 核每个时钟周期都可以执行最多128 bits 的load 或store 操作。在1GHz  的时钟频率下,DSP 核访问L1D SRAM 的带宽可以达到16GB/S。

    DSP 的内部总线交换网络,TeraNet,提供了 C66x  核(包括其本地存储器),外部存储器, EDMA 控制器,和片上外设之间的互连总共有 10 个 EDMA 传输控制器可以被配置起来同时执行任意存储器之间的数据传输。

    本文为设计人员提供存储器访问性能评估的基本信息;提供各种操作条件下的性能测试数据;还探讨了影响存储器访问性能的一些因素。

1.  存储器系统简介                                 
                          
TMS320C6678 有8 个C66x 核,每个核有:

    32KB L1D (Level 1 Data) SRAM,它和DSP 核运行在相同的速度上,可以被用作普通的数据存储器或数据cache。

    32KB L1P (Level 1 Program) SRAM,它和DSP 核运行在相同的速度上,可以被用作普通的程序存储器或程序cache。

    512KB LL2 (Local Level 2) SRAM,它的运行速度是DSP 核的一半,可以被用作普通存储器或cache,既可以存放数据也可以存放程序。

    所有DSP 核共享4MB SL2 (Shared Level 2) SRAM,它的运行速度是DSP 核的一半,既可以存放数据也可以存放程序。

    TMS320C6678 集成一个64-bit 1333MTS DDR3 SDRAM 接口,可以支持8GB 外部扩展存储器,既可以存放数据也可以存放程序。它的总线宽度也可以被配置成32 bits 或16 bits。

    存储器访问性能对 DSP 上软件运行的效率是非常关键的。在 C6678 DSP 上,所有的主模块,包括多个DSP 核和多个DMA 都可以访问所有的存储器。

    每个DSP 核每个时钟周期都可以执行最多128 bits 的load 或store 操作。在1GHz  的时钟频率下,DSP 核访问 L1D SRAM 的带宽可以达到 16GB/S。当访问二级(L2)存储器或外部存储器时,访问性能主要取决于访问的方式和cache。

    每个 DSP 核有一个内部 DMA (IDMA),在 1GHz  的时钟频率下,它能支持高达 8GB/秒的传输。但IDMA 只能访问L1 和LL2 以及配置寄存器,它不能访问外部存储器。

    DSP 的内部总线交换网络,TeraNet,提供了 C66x 核 (包括其本地存储器) ,外部存储器, EDMA 控制器,和片上外设之间的互联。总共有 10 个 EDMA 传输控制器可以被配置起来同时执行任意存储器之间的数据传输。芯片内部有两个主要的 TeraNet 模块,一个用 128 bit 总线连接每个端点,速度是DSP 核频率的1/3,理论上,在1GHz 的器件上每个端口支持  5.333GB/秒的带宽;另一个 TeraNet 内部总线交换网络用 256  bit 总线连接每个端点,速度是DSP 核频率的1/2,理论上,在1GHz 的器件上每个端口支持16GB/秒的带宽。

    总共有10 个EDMA 传输控制器可以被配置起来同时执行任意存储器之间的数据传输。它们中的两个连接到256-bit, 1/2 DSP 核速度的 TeraNet 内部总线交换网络;另外8 个连接到128-bit, 1/3 DSP 核速度的 TeraNet 内部总线交换网络。

    图1 展示了TMS320C6678 的存储器系统。总线上的数字代表它的宽度。大部分模块运行速度是DSP 核时钟的1/n,DDR 的典型速度是1333MTS(Million Transfer per Second)。

   

    图1 TMS320C6678 存储器系统

本文为设计人员提供存储器访问性能评估的基本信息;提供各种操作条件下的性能测试数据;还探讨了影响存储器访问性能的一些因素。

本文对分析以下常见问题会有所帮助:

1.应该用DSP 核还是DMA 来拷贝数据?

2.一个频繁访问存储器的函数会消耗多少时钟周期?

3.当多个主模块共享存储器时,对某个模块的性能会有多大的影响?

本文中的大部分数据是在C6678 EVM (EValuation Module)板上测试得到的,它上面有64-bit 1333MTS 的DDR 存储器。

2.  DSP 核,EDMA3,IDMA 拷贝数据的性能比较

数据拷贝的带宽由下面三个因素中最差的一个决定:

1.总线带宽

2.源端吞吐量

3.目的端吞吐量

    表1 总结了C6678 上C66x 核,IDMA 和EDMA 的理论带宽。

   

    表1 1GHz C6678 上C66x 核,IDMA 和EDMA 的理论带宽

    表2 总结了C6678 EVM(64-bit 1333MTS DDR)上各种存储器端口的理论带宽。

   

    表2 1GHz C6678 上各种存储器端口的理论带宽


    表3 列出了在1GHz C6678 EVM( 64-bit 1333MTS DDR)上,在不同情况下用EDMA,IDMA 和DSP 核做大块连续数据拷贝测得的吞吐量。

   

   

    在这些测试中,L1 上的测试数据块的大小是8KB;IDMA LL2->LL2 拷贝的数据块的大小是32KB;其它DSP 核拷贝测试的数据块的大小是64KB,其它EDMA 拷贝测试的数据块大小是128KB。
吞吐量由拷贝的数据量除以消耗的时间得到。

    表3 DSP 核,EDMA 和IDMA 数据拷贝的吞吐量比较

    总的来说,DSP 核可以高效地访问内部存储器,而用DSP 核访问外部存储器则不是有效利用资源的方式;IDMA 非常适用于DSP 核本地存储器 (L1D,L1P,LL2) 内连续数据块的传输,但它不能访问共享存储器 (SL2, DDR) ;而外部存储器的访问则应尽量使用EDMA。

    Cache 配置显著地影响DSP 核的访问性能,Prefetch buffer 也能提高读访问的效率,但它们不影响EDMA 和IDMA。这里所有DSP 核的测试都是基于cold cache(cache 和Prefetch buffer 在测试前被清空)。 

    对DSP 核,SL2 可以通过从0x0C000000 开始的缺省地址空间被访问,通常这个地址空间被设置为cacheable 而且prefetchable。SL2 可以通过XMC (eXtended Memory Controller) 被重映射到其它存储器空间,通常重映射空间被用作non-cacheable, nonprefetchable 访问(当然它也可以被设置为cacheable 而且prefetchable)。通过缺省地址空间访问比通过重映射空间访问稍微快一点。

    前面列出的EDMA 吞吐量数据是在EDMA CC0 (Channel Controller 0) TC0 (Transfer Controller 0)上测得的,EDMA CC1 和EDMA CC2 的吞吐量比EDMA CC0 低一些,后面有专门的章节来比较10 个EDMA 传输控制器的差别。

3.  DSP 核访问存储器的时延

    L1 和 DSP 核的速度相同,所以DSP 核每个时钟周期可以访问L1 存储器一次。对一些特殊应用,需要非常快的访问小块数据,可以把L1 的一部分配置成普通RAM(而不是cache)来存放数据。

    通常,L1 被全部配置成cache,如果cache 访问命中(hit),DSP 核可在一个周期完成访问;如果cache 访问没有命中(miss),DSP 核需要等待数据从下一级存储器中被读到cache 中。

    本节讨论DSP 核访问内部存储器和外部DDR 存储器的时延。下面是时延测试的伪代码:

   

3.1 DSP 核访问LL2 的时延

    图2 是在1GHz C6678 EVM 上测得的DSP 核访问LL2 的时延。DSP 核执行512 个连续的LDDW (LoaD Double Word) 或STDW (STore Double Word) 指令所花的时间被测量,平均下来每个操作所花的时间被画在图中。这个测试使用了32KB L1D cache。
    
    
    图2 DSP 核访问LL2

    对LDB/STB 和LDW/STW 的测试表明,它们的时延与LDDW/STDW 相同。

    由于L1D cache 只有在读操作时才会被分配,DSP 核读LL2 总是通过L1D cache。所以,DSP核访问LL2 的性能高度依赖cache。多个访问之间的地址偏移(stride)显著地影响访问效率,地址连续的访问可以充分地利用cache;大于或等于64 字节的地址偏移导致每次访问都miss L1 cache 因为L1D cache 行大小是64 bytes。

    由于L1D cache 不会在写操作时被分配,并且这里的测试之前cache 都被清空了,所以任何对LL2 的写操作都通过L1D write buffer (4x16bytes)。对多个写操作,如果地址偏移小于16 bytes,这些操作可能在write buffer 中被合并成一个对LL2 的写操作,从而获得接近平均每个写操作用1 个时钟周期的效率。

    当多个写操作之间的偏移是128 bytes 整数倍时,每个写操作都访问LL2 的相同sub-bank (LL2包含两个banks,每个bank 包含4 个总线宽度为16-byte 的sub-bank),对相同sub-bank 的连续访问的时延是4 个时钟周期。对其它的访问偏移量,连续的写操作会访问LL2 不同的bank,这样的多个访问的在流水线上可以被重叠起来,从而使平均的访问时延比较小。

    C66x 核在C64x+核的基础上有很多改进,C66x 核的L2 存储器控制器和DSP 核速度相同,而 C64x+的L2 存储器控制器的运行速度是DSP 核速度的1/2。图3 比较了C66x 和C64x+ Load/Store LL2 存储器的性能。

   

    图3 C66x 和C64x+核在LL2 上Load/Store 的时延比较

3.2 DSP 核访问SL2 的时延

    图4 是在1GHz C6678 EVM 上测得的DSP 核访问SL2 的时延。DSP 核执行512 个连续的LDDW (LoaD Double Word) 或STDW (STore Double Word) 指令所花的时间被测量,平均下来每个操作所花的时间被画在图中。测试中,L1D 被配置成32KB cache。

   

    图4 DSP 核访问SL2

    对LDB/STB 和LDW/STW 的测试表明,它们的时延与LDDW/STDW 相同。

    DSP 核读SL2 通常会通过L1D cache,所以,和访问LL2 一样,DSP 核访问SL2 的性能高度依赖cache。

    XMC 中还有一个prefetch buffer (8x128bytes) ,它可以被看作是一个额外的只对读操作可用的cache。DSP 核之外的每16-MB 存储器块都可以通过MAR (Memory Attribute Register) 的PFX (PreFetchable eXternally) bit 被配置为是否通过prefetch buffer 读,使能它会对多个主模块共享存储器的效率有很大帮助;它也能显著地改善对SL2 连续读的性能。不过,prefetch buffer 对写操作没有任何作用。

    SL2 可以通过从0x0C000000 开始的缺省的地址空间访问,这个空间总是cacheable,通常它也被配置为prefetchable。SL2 可以通过XMC 的配置被重映射到其它地址空间,通常重映射空间被用作non-cacheable, nonprefetchable 访问(当然它也可以被设置为cacheable 而且prefetchable)。通过缺省地址空间访问比通过重映射空间访问稍微快一点,因为地址重映射需要一个额外的时钟周期。

    由于L1D cache 不会在写操作时被分配,并且这里的测试之前cache 都被清空了,所以任何对SL2 的写操作都通过L1D write buffer (4x16bytes)。对多个写操作,如果地址偏移小于16 bytes,这些操作可能在write buffer 中被合并成一个对SL2 的写操作,从而获得比较高的效率。XMC也有类似的写合并buffer,它可以合并两个在32 bytes 内的写操作,所以,对偏移小于32 bytes 的写操作,XMC 的写buffer 改善了写操作的性能。

    当写偏移是N*256 bytes 时,每个写操作总是访问SL2 相同的bank (SL2 存储器组织结构是4 bank x 2 sub-bank x 32 bytes),对相同bank 的连续访问间隔是4 个时钟周期。对其它的访问偏移量,连续的写操作会访问SL2 不同的bank,这样的多个访问的在流水线上可以被重叠起来,从而使平均的访问时延比较小。

   

    图5 比较了DSP 核访问SL2 和LL2 的访问时延。对地址偏移小于16 bytes 的连续访问,访问SL2 的性能和LL2 几乎相同。而对地址偏移比较大的连续访问,访问SL2 的性能比LL2 差。因此,SL2 最适合于存放代码。

    图5 DSP 核访问SL2 和LL2 的性能比较

3.3 DSP 核访问外部DDR 存储器的时延

    DSP 核访问外部DDR 存储器高度依赖cache。当DSP 核访问外部存储器时,一个传输请求会被发给XMC。根据cacheable 和prefetchable 的设置,传输请求可能是下列情况中的一种: 

一个数据单元 – 如果存储器空间是non-cacheable,nonprefetchable
一个L1 cache line - 如果存储器空间是cacheable 而没有L2 cache,
一个L2 cache line - 如果存储器空间是cacheable 并且设置了L2 cache。

    如果要访问的数据在L1/L2 cache 或prefetch buffer 中,则不会有传输请求发出。

    如果被访问的空间是prefetchable 的,可能还会产生额外的prefetch 请求。

    外部存储器的内容可以被缓存在L1 cache 或/和L2 cache,或者都不用。DSP 核之外的每16-MB存储器块都可以通过MAR (Memory Attribute Register)的PC (Permit Copy) bit 被配置为是否通过cache 访问。如果PC 比特为0,这段空间就不是cacheable 的。如果PC 比特是1 而L2 cache 大小为0 (所有LL2 都被用作普通SRAM),那外部存储器的内容只会被L1 cache 缓存。如果PC比特是1 并且L2 cache 大于0,则外部存储器的内容可以被L1 和L2 cache 同时缓存。

    像访问SL2 一样,对外部存储器的读操作也可以利用XMC 里的prefetch buffer。它可以通过MAR (Memory Attribute Register)的PFX (PreFetchable eXternally) bit 来配置。

    多个访问之间的地址偏移(stride)显著地影响访问效率,地址连续的访问可以充分地利用cache 和prefetch buffer;大于或等于64 字节的地址偏移导致每次访问都miss L1 cache 因为L1D cache行大小是64 bytes;大于或等于128 字节的地址偏移导致每次访问都miss L2 cache 因为L2 cache 行大小是128 bytes。

    如果发生cache miss,DSP 需要等待外部数据传输完成。等待的时间是请求发出时间,数据传输时间或数据返回时间的总和。

    图6 是在1GHz C6678 EVM(64-bit 1333MTS DDR)上测得的DSP 核访问DDR 的时延。DSP核执行512 个连续的LDDW (LoaD Double Word) 或STDW (STore Double Word) 指令所花的时间被测量,平均下来每个操作所花的时间被画在图中。测试中,L1D 被配置成32KB cache,LL2的256KB 被设置为cache。
对LDB/STB 和LDW/STW 的测试表明,它们的时延与LDDW/STDW 相同。

    注意,下面第二和第三个图实际上是第一个图左边的放大。

    
   

    图6 DSP 核对DDR Load/Store 的时延

    对地址偏移小于128 bytes 的访问,性能主要受cache 的影响。

    L2 cache 会在写操作时被分配,对任何写操作,cache 控制器总是先把被访问的数据所在的cache 行(128 bytes)读进L2 cache,然后在cache 中改写数据。被改写是数据会在发生cache冲突或手工cache 回写操作时被最终写到外部存储里。当写操作的地址偏移是1024 bytes 的整数倍时,多个访问在L2 cache 中发生冲突的概率很大,所以L2 cacheable 写操作的时延会显著地增加。最坏的情况下,每个写操作都会导致一个cache 行的回写 (之前的数据因为冲突而被替换/回写)和一个cache 行的读入(新的数据被分配到cache 中)。

    当地址偏移大于512 bytes 时,DDR 页(行)切换开销成为性能下降的主要因素。C6678 EVM上的DDR 页(行)大小或bank 宽度是8KB,而DDR3 存储器包含8 个banks。最坏的情况是,当访问地址偏移量是64KB 时,每个读或写操作都会访问相同bank 中一个新的行,而这种行切换会增加大约40 个时钟周期的时延。请注意,不同的DDR 存储器的时延可能会不一样。  

关键字:DSP  存储器

编辑:冀凯 引用地址:http://www.eeworld.com.cn/DSP/2015/0618/article_4200.html
本网站转载的所有的文章、图片、音频视频文件等资料的版权归版权所有人所有,本站采用的非本站原创文章及图片等内容无法一一联系确认版权者。如果本网所选内容的文章作者及编辑认为其作品不宜公开自由传播,或不应无偿使用,请及时通过电子邮件或电话通知我们,以迅速采取适当措施,避免给双方造成不必要的经济损失。

上一篇:目标FPGA!TI推出66AK2L06多核DSP
下一篇:TMS320C6678 存储器访问性能(下)

关注eeworld公众号 快捷获取更多信息
关注eeworld公众号
快捷获取更多信息
关注eeworld服务号 享受更多官方福利
关注eeworld服务号
享受更多官方福利

推荐阅读

教你如何使用STM32F4的DSP库

我们平常所使用的CPU为定点CPU,意思是进行整点数值运算的CPU。当遇到形如1.1+1.1的浮点数运算时,定点CPU就遇到大难题了。对于32位单片机,利用Q化处理能发挥他本身的性能,但是精度和速度仍然不会提高很多。现在设计出了一个新的CPU,叫做FPU,这个芯片专门处理浮点数的运算,这样处理器就将整点数和浮点数分开来处理,整点数交由定点CPU处理而浮点数交由FPU处理。我们见到过TI的DSP,还有STM32F4系列的带有DSP功能的微控制器。前者笔者没有用过,不作评论,而后者如果需要用到FPU的浮点运算功能,必须要进行一些必要的设置。首先,由于浮点运算在FPU中进行,所以首先应该使能FPU运行。在system_init()中
发表于 2018-11-20

DSP将成端侧AI核战主角?

随着AI不断从云向端“下沉”,端侧AI处理器核的竞争也日趋激烈,既有老牌劲旅,也有初生新贵,但总体不外乎DSP、GPU、CPU等在暗较长短,比拼的或不是性价比那么简单,背后的软件支持、生态、服务等均是考验。端侧AI看重功耗和可扩展从市场来看,无论是物联网、智能手机、自动驾驶汽车、安防、机器人、无人机、AR/VR等领域的设备端,无不在拥抱神经网络推理应用,不断加速端侧AI的生长。Cadence公司IP事业部Tensilica技术营销总监Yipeng Liu对此分析说,一方面是算法发展快速,一年就可迭代多次,因而也越来越简化;另一方面以往多是浮点运算,但现在也可定点运算,这对精度和带宽也走低。对于市场上的核战主力,Cadence
发表于 2018-11-15
DSP将成端侧AI核战主角?

DSP28035_波特率的设置

SciaRegs.SCIHBAUD  =0x0000;SciaRegs.SCILBAUD  =0xc2;     //设置为9600//BRR = 15000000/8/9600 -1 = 194.3125为什么是15M?下面这个文件中有系统时钟设置,60M#include "DSP2803x_Examples.h"    // DSP2803x Examples Include File 15M的设置在下面这个文件
发表于 2018-10-07
DSP28035_波特率的设置

基于CEVA最新一代图像和视觉DSP平台,酷芯微电子新一代Edge AI

批量量产阶段,近期有不同应用领域的多家客户,已基于这两颗芯片开发出成熟落地的量产方案。 酷芯微电子董事长姚海平两款AI芯片定位于Edge端“AR9201 SoC芯片是针对客户需求做了很多行业领先的创新设计,首次集成无线基带低延时图传功能和强大AI算力于一体的,以TSMC 28nm低功耗工艺为基础,自主研发实现的超大规模Edge AI SOC智能芯片”,酷芯微电子CEO钟琪介绍称:第一,AR9201 SOC单芯片具有超大规模的高集成度,主要集成了四核主频1.5Ghz高性能ARM Cortex-A7 CPU,提供强有力的系统应用开发能力,四核主频1Ghz高性能CEVA DSP,提供超强的1.2TOPS算力,还集成了单颗主频
发表于 2018-09-19
基于CEVA最新一代图像和视觉DSP平台,酷芯微电子新一代Edge AI

加速端对端单波100G光连接的演进,全新DSP解决方案诞生

Credo (默升科技),高性能,低功耗100G、200G 与 400G 埠连接解决方案全球创新领导者,今日宣布将于2018中国国际光博会中展示实现单波100G光连接的100G单信道速率混合信号数字讯号处理(Digital Signal Processing ,DSP)解决方案。展会于今日在深圳市福田区福华三路的深圳会展中心开幕,会展将于9月5号至8号举办。  “当100G端对端单通道技术成熟时,大型数据中心将会受益良多,”Credo业务发展部副总裁Jeff Twombly说到。”我们今天的展示将明确证明光连接将于今年大规模量产并将在近几年后向100G单通道连接迈进。”  “100G单信道
发表于 2018-09-04

电动汽车警示音系统

。美国国家公路交通安全管理局(NHTSA)网站上可以找到这种立法的例子。电动汽车警示音系统(EVWSS)产生一系列旨在提醒行人有EV、HEV和PHEV存在的声音。司机可以触发警示音(类似于汽车喇叭的声音,但不那么急迫)。但在低速时,声音必须能自动响起。声音有很多,从人造信号音到模仿发动机噪音和轮胎经过砾石的真实声音。ADI公司提供两种不同解决方案,包括用于EV的车内发动机声音模拟以及外部发动机声音产生。高端应用方案基于ADSP-BF706开发。对于入门级应用,则基于ADAU1450 SigmaDSP®。这些解决方案可以合成声音并根据行驶速度调整频率、音量和其他参数,而且可以将音频发送到音频功率放大器。根据具体立法的要求,警示音可以利用内燃机
发表于 2018-08-23
电动汽车警示音系统

小广播

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2018 EEWORLD.com.cn, Inc. All rights reserved
pt type="text/javascript" src="//v3.jiathis.com/code/jia.js?uid=2113614" charset="utf-8">